00 摘要

先进封装常用的很多概念并不属于同一层级，BGA、Flip Chip、TSV、2.5D、3D、SiP、Chiplet、CPO分别描述封装的外部形态、互连方式、空间架构或系统集成模式，简单并列很容易造成理解混乱。本文从外部封装形态、芯片互连方式、空间集成架构、系统集成模式四个维度建立一套理解框架，并在此基础上观察先进封装正在发生的几项变化：互连持续缩短并提高密度，系统向更大封装面积扩展的同时局部走向3D堆叠，2.5D与3D加快融合，光互连也开始进入封装内部。随着这些趋势推进，尺寸、材料、散热、良率与测试又成为下一阶段必须跨越的工程约束。

01 先进封装为什么越来越重要

先进封装重要性提升，并不是因为封装工艺变复杂了，而是半导体性能增长的方式正在发生变化。过去几十年，芯片性能主要依靠晶体管微缩和单颗Die内部集成度提升；进入先进制程后，晶圆制造、掩膜和设计成本持续上升，单颗大Die还受到光罩面积、良率和功耗等约束。AI和高性能计算把这一矛盾进一步放大，计算核心需要更大规模的数据吞吐，传统DDR带宽与长距离电互连逐渐难以匹配GPU的增长速度，HBM、Chiplet和异构集成因此从可选方案变成高端算力芯片的重要组成部分。

封装的角色也由把芯片保护好、接出去，转向把多个芯片组织成一个系统。当计算Die、HBM、I/O Die和缓存被拆分到不同芯粒之后，系统能否达到预期性能，很大程度上取决于这些芯粒之间的互连距离、I/O密度、功耗和热设计。以GPU与HBM为例，HBM本身通过TSV实现垂直堆叠，GPU与多颗HBM之间又需要借助中介层完成高密度互连，CoWoS等2.5D平台正是在这一需求下成为AI芯片的重要基础设施。先进封装由此不再只是制造完成后的后道工序，而开始直接参与系统性能的定义。

对普通读者而言，行业名词之间经常互相交叉，理解起来较为复杂。FC-BGA、WLP、RDL、TSV、2.5D、3D、SiP、Chiplet、CPO经常被放在同一张技术图里，但它们并不是同一层级的技术。如果不能先把这些概念拆开，后续理解CoWoS、EMIB、SoIC或CPO时，很容易把封装长什么样、芯片怎么连接、多颗芯片怎么摆、最终集成什么功能混在一起。

02 如何看懂先进封装：四个维度拆开复杂概念

理解先进封装的一个有效办法，是先判断一个概念在回答什么问题。本文把常见封装概念拆成四个维度：外部封装形态回答“最终长什么样、怎样连接PCB”，芯片互连方式回答“芯片怎样与基板、中介层或其他芯片连接”，空间集成架构回答“多颗芯片在空间中如何组织”，系统集成模式则回答“这些芯片最终组成什么功能系统”。四个维度彼此并不替代，一款高端封装产品往往同时具有四个维度的属性。

 ①外部封装形态：先看它最后长什么样

外部封装形态描述的是封装成品与PCB之间的连接方式，也是最直观的一层。早期DIP、SIP依靠金属引脚穿过PCB通孔完成焊接，结构可靠但体积较大；SOP、QFP、QFN等表面贴装封装把器件直接焊接到PCB表面，封装尺寸和引脚间距进一步缩小；BGA、LGA等阵列式封装则把连接点从封装四周扩展到底部二维区域，在同样面积下可以容纳更多I/O；CSP、WLCSP继续压缩封装尺寸，使封装体更接近芯片本体。因此，BGA、LGA、CSP首先是“外形标签”，不能单独用来判断封装内部采用了多先进的互连技术。

②芯片互连方式：再看内部怎么连

芯片互连方式是先进封装技术演进最清晰的一条主线，其方向始终是连接更短、Pitch更小、I/O密度更高。传统引线键合通过金线或铜线把芯片边缘焊盘连接到引线框架或封装基板，工艺成熟但路径较长；倒装焊将芯片有源面朝下，通过Bump或铜柱直接连接基板，使I/O可以分布在整个芯片表面；RDL通过重新布线把原始Pad引到更合适的位置，为WLP、Fan-out和多芯片互连提供自由度；TSV则把连接从平面延伸到垂直方向，是HBM和3D集成的重要基础。随着微凸点间距继续缩小，Hybrid Bonding通过Cu-Cu与介质层直接键合，开始承担下一阶段超高密度Die-to-Die互连。

③空间集成架构：多颗芯片究竟怎么摆

空间集成架构关注的是多颗Die在封装中的位置关系，2D、2.5D和3D分别对应不同的组织方式。2D多芯片封装主要把多颗芯片平铺在同一基板上；2.5D在芯片与封装基板之间引入硅中介层、RDL中介层或局部硅桥，让GPU、ASIC与HBM等器件在较大范围内实现高密度水平互连；3D则通过TSV、微凸点或混合键合把芯片上下堆叠，进一步利用垂直空间。这里最容易产生的误解，是把3D简单看成2.5D的“下一代”。实际上，两者解决的是不同尺度的空间问题，今天的高性能产品已经广泛采用组合架构，例如GPU与HBM整体使用2.5D集成，而HBM内部本身就是3D堆叠。

④系统集成模式：最后芯片里集成了哪些芯片和功能

系统集成模式把视角从物理结构提升到功能层面，关注一个封装里最终集成了哪些芯片和功能。MCM强调在同一模块中组合多颗Die，SiP进一步把数字、模拟、射频、MEMS、无源器件等集成为一个功能系统；Chiplet则从芯片设计阶段主动拆分计算、I/O、缓存等功能，再通过先进封装重新组合，从而兼顾不同制程、良率与成本；CPO把交换ASIC、EIC、PIC等光电器件进一步拉近，试图在高速SerDes下缩短电信号路径并降低互连功耗。因此，Chiplet和CPO并不是某一种单独的键合工艺，而是更高层级的系统集成方式。

⑤四个维度要合在一起看

一款典型AI加速芯片可以同时用四个维度来描述，这也是理解复杂封装产品最实用的办法。它的外部形态可能是FC-BGA；内部互连可能同时采用Flip Chip、RDL、Micro Bump和TSV；GPU与HBM在空间上采用2.5D结构，而HBM内部又是3D堆叠；从系统集成角度看，则可能采用Chiplet异构集成。这样一来，FC-BGA、2.5D、3D、Chiplet同时出现在同一产品里就不再矛盾，因为它们回答的是四个不同问题。

03 先进封装正在往哪里发展

先进封装下一阶段的变化，是多个维度同时向更高密度、更大系统和更短互连演进。沿着前面的四维框架观察，可以把主要趋势归纳为四点：互连持续缩短并提高密度，封装系统横向扩展而局部纵向压缩，2.5D与3D加快融合，系统集成边界则从电芯片继续向光电异构集成扩展。

①互连继续缩短，Hybrid Bonding成为重要方向

互连密度仍然是先进封装最稳定的技术主线，微凸点向更小Pitch演进后，传统Bumping的工艺窗口会越来越窄。国泰海通的研究指出，HBM层间连接短期仍以热压键合和微凸点为主，但随着层数、热阻和I/O密度继续提升，Hybrid Bonding的长期方向并未改变；台积电SoIC、Intel Foveros Direct等平台都把混合键合作为3D Die-to-Die的重要能力。这也使CMP、高精度对准、超洁净环境、量测检测等前道式工艺进一步进入封装环节，先进封装与晶圆制造之间的技术边界继续收窄。

②系统向横向扩展，局部向纵向压缩

AI芯片对更多计算Die和HBM的需求，推动封装面积持续扩大，同时又要求关键芯粒之间尽可能靠近。CoWoS-S依靠大面积硅中介层提供高密度互连，但尺寸扩大后会面临材料利用率、成本和良率压力，因此产业开始更多采用RDL中介层与局部硅桥的混合方案，如CoWoS-L和EMIB，以较小面积的高密度硅互连解决关键连接，其余区域则交给更容易扩展的大面积RDL或有机结构。从空间组织看，未来封装很可能呈现“系统向横向做大、关键模块向纵向做密”的双向演进。

③2.5D与3D的关系，从替代走向融合

2.5D与3D正在从两条相对独立的技术路线，逐渐形成分层协同。2.5D适合在较大范围内组织GPU、ASIC、I/O Die和多颗HBM，3D则更适合在局部区域提高互连密度（例如，HBM内部的存储堆叠、逻辑与缓存之间的Die-to-Die连接）。目前，AMD MI300等前沿算力芯片都采用2.5D+3D的结合，即2.5D大范围集成与局部3D堆叠同时存在的结构。因此，未来先进封装更值得关注的不是3D何时完全替代2.5D，而是两者在同一系统中的分工如何进一步深化。

④封装边界从电互连延伸到光互连

当AI系统从单芯片扩展到万卡、十万卡集群后，数据移动的瓶颈开始从封装内部延伸到服务器与交换机之间。传统前面板可插拔光模块需要让高速电信号在PCB上走较长距离，随着SerDes速率提高，损耗和功耗越来越突出，因此光模块逐步向交换ASIC靠近，并形成从FPP、NPO到CPO的演进。此外，光电封装还在进一步从2.5D平面结构向3D异质集成演进，通过混合键合等方式缩短EIC与PIC之间的连接距离。从长期看，先进封装的系统对象正在从计算+存储继续扩展到计算+存储+I/O+光互连。

04 先进封装下一步卡在哪里

先进封装越往前走，工程约束越从单一互连问题转向系统级平衡。更大的封装面积会放大翘曲和材料利用率问题，更小的Pitch会提高对键合与检测精度的要求，更高的3D集成度会增加散热压力，而多Die系统又会让任何一个坏点都变得更昂贵。如何同时兼顾尺寸、材料、散热、良率和规模量产，成为下一阶段先进封装发展需要解决的问题。

②互连：Pitch越小，工艺窗口越窄

超细互连的难点在能不能稳定地连接几百万个微小接点。当微凸点继续缩小，键合精度、表面平坦度、洁净度和热应力控制都会显著提高，Hybrid Bonding因此需要更强的CMP、对准和量测能力。目前，高端键合设备市场主要由Besi、ASMPT等厂商参与，同时封装面积扩大和凸点间距缩小也会显著增加KLA、Onto等量测检测设备的重要性。先进封装的关键环节正逐步从传统后道设备向高精度键合和检测延伸。

③散热：互连更短，不代表热更容易排出去

高密度集成带来的一个直接矛盾，是芯片越靠近，系统功率密度往往越高。2.5D封装把GPU和多颗HBM集中在同一中介层上，3D进一步把Die上下堆叠，位于内部的芯片距离散热器更远，热点和热应力更难控制。国泰海通关于HBM的研究也指出，随着堆叠层数增加，热阻正在成为继续提升密度的重要约束，混合铜键合相较传统热压键合在降低热阻方面具备潜在优势。未来3D逻辑堆叠能否大规模推广，除了看Pitch，还要同时看热路径、电源供给、材料和封装结构能否协同设计。

④良率与测试：多Die系统把一个坏点的代价放大

注：企业仅用于说明技术布局和产业链位置，不构成投资建议；部分技术仍处验证、爬坡或早期量产阶段。

资料来源：相关公司公开资料及参考研报整理。

先进封装的下一阶段，是在不同应用中重新平衡性能、成本和可制造性。硅中介层仍会在高性能场景长期存在，RDL与硅桥会承担更多大尺寸系统扩展，玻璃基板和面板级路线需要经历更长的工艺验证，Hybrid Bonding也会按照不同产品的节奏逐步导入。对行业研判而言，需持续跟踪判断每一种技术到底解决了哪个约束，以及它是否已经跨过良率、成本和客户验证这三道产业化门槛。

05 结语

先进封装之所以看起来复杂，是因为它已经不再是单一的封装技术，而是在多个层级共同演进。用四个维度拆开之后，很多概念会变得清楚：外部形态决定封装最终怎样进入系统，互连方式决定芯片之间怎样传输信号，空间架构决定多颗芯片如何组织，系统集成模式则决定这些芯片为什么被放在一起。沿着这套框架继续往前看，先进封装的趋势也并不神秘——连接更短、系统更大、局部更立体，最终把更多计算、存储和通信功能组织在同一个封装体系中。

值得长期关注的，是先进封装在突破一个瓶颈之后又会暴露出新的瓶颈。更大的封装会遇到材料和翘曲问题，更密的互连会提高键合与检测难度，3D堆叠会把散热推到前台，多Die又会放大良率和测试成本。先进封装的未来，很大程度上取决于这些工程问题能否被同时解决。

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